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Gestione dei falsi errori nel controllo delle regole di progettazione gerarchica
Mar 01, 2018

Con l'espansione della scala dei circuiti integrati (IC), il metodo di progettazione gerarchica è diventato il mainstream del design IC. Poiché lo strumento di verifica del layout a dispersione elabora i dati dell'intero layout a livello di chip, la verifica per il moderno layout IC richiede spesso decine di ore e spesso non può essere completata a causa di memoria insufficiente. In questo modo viene proposto un metodo di verifica del layout gerarchico, che utilizza la struttura gerarchica del layout per verificare rispettivamente le diverse unità. Il controllo delle regole di progettazione gerarchico (DRC) è uno strumento importante nel sistema di verifica del layout gerarchico. Nel moderno layout VLSI, ci sono molte unità chiamate ripetutamente, mentre il DRC gerarchico controlla tutti i tipi di unità solo una volta. Pertanto, la DRC gerarchica ridurrà notevolmente gli sforzi di elaborazione e abbrevia il tempo di esecuzione del DRC. Allo stesso tempo, poiché solo una unità viene gestita solo ogni volta, anche il fabbisogno di memoria viene significativamente ridotto.


Inoltre, il DRC classificato mette gli errori trovati nell'unità corrispondente e facilita il progettista di modificarlo. Tuttavia, l'algoritmo DRC gerarchico presentato in letteratura ora ha più o meno restrizioni sul layout. Quando ci si occupa di esso, ci sarà una serie di problemi speciali di metodo gerarchico. Tra questi problemi, il problema del falso e del falso sembra essere particolarmente difficile. Risolvere questo problema è di grande importanza per l'applicazione pratica della DRC classificata.


Il breve flusso dell'algoritmo DRC gerarchico è: attraversare l'albero delle chiamate delle unità nella sequenza indietro e interrompere il set di grafici DRC di ciascuna unità non controllata come un DRC di dispersione. Il set di grafici DRC di un'unità è costituito dai seguenti elementi: il grafico dell'unità stessa, l'astrazione di ciascuna subunità della cella, il grafico coperto dall'area di sovrapposizione delle sue celle secondarie e il grafico coperto dall'area di sovrapposizione del grafico unitario e della sottocella. Secondo tale processo, il DRC gerarchico produce errori falsi, principalmente perché l'operazione grafica non è appropriata nel processo di formazione del set grafico DRC, che modifica la forma originale del grafico e l'unità stessa ha una grafica incompleta. In questo documento vengono proposte le soluzioni corrispondenti.


1 Falso errore causato da un'operazione grafica non corretta

1.1 Astrazione dell'unità di estrazione

Nel layout IC, la cella e il mondo esterno sono di solito solo esposti al confine. Pertanto, il disegno del DRC all'interno della scala dell'unità viene utilizzato come un'astrazione dell'unità per verificare se la regola di progettazione viene violata tra l'unità e la grafica esterna. L'astrazione dell'unità che viene estratta direttamente dall'anello periferico della cella (cioè operazione AND logica), è in grado di soddisfare il controllo DRC della sua grafica circostante quando viene richiamata. Ma poiché il taglio cambierà la forma della figura originale, potrebbe produrre falsi errori quando si controlla la grafica astratta. Come mostrato nella Figura 1 (a) mostrata nell'unità, l'unità di taglio è astratta come mostrato nella Figura 1 (b) nell'ombra, quando l'astrazione di altre unità chiama, come DRC sparsi in un'unità di chiamata, controlla la larghezza di 2 della grafica grafica originale non era sbagliata, ma nella Figura 1 (b) dall'essere tagliato un blocco sarebbe sbagliato. Lo stesso motivo, il controllo della larghezza concava della figura 1 diventa un controllo dell'intervallo dello stesso strato, e naturalmente è ancora più sbagliato.

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Da dove gli strumenti di gestione grafica e lo strumento DRC sparpagliato non riconoscono il caso di estrazione del pattern, astratto dobbiamo adottare un nuovo modo: finché c'è un calo nell'anello dell'unità grafica, la grafica dell'unità di recupero per mantenere l'originale grafica astratta, la figura 1 (c) viene estratta in questo modo l'unità di astrazione, che contiene il grafico completo 1 e il grafico 2, essendo sollevata non causerà più falsi errori.


1.2 Disegno sotto l'overlay

Se la cella ha un grafico in profondità (o si sovrappone), se la sua sottocella è sovrapposta, il grafico interno della sottocella potrebbe violare la regola di progettazione con il mondo esterno, quindi dobbiamo mettere in avanti il grafico dell'unità sovrapposto per controllarlo . Per la stessa ragione, non dovremmo cambiare la forma del grafico originale quando il grafico della cella secondaria sotto il grafico dell'unità di estrazione è coperto, e il grafico dell'unità secondaria coperto dall'area sovrapposta della sottocella, altrimenti, produrrà anche falso errore.

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La Figura 1 nella Figura 2, figura A, entra in profondità nella sua subunità B, la sovrapposizione tra le parti B e C, ingrandendo la parte di sovrapposizione di una dimensione DRC, come mostrato nella linea tratteggiata del grafico, quando si disegna il grafico sotto la sua copertina, dovrebbe essere l'intera figura, piuttosto che la parte tagliata dalla linea tratteggiata. Pertanto, le unità grafiche 2, 3 e C dell'unità B completa dovrebbero essere estratte e incorporate nel set di grafici DRC dell'unità madre A.


2 Falso errore causato dalla grafica dell'unità incompleta

Per una serie di considerazioni progettuali, è possibile che elementi dell'unità incompleti, come un bus o un mezzo buco sull'unità da soli, si guasteranno di DRC, ma l'unità è stata sollevata, combinandosi con altri elementi grafici e senza errori. Come mostrato in Figura 3. Ovviamente, questo è un falso errore. L'esistenza di una tale situazione porta grandi problemi alla DRC gerarchica elaborata dall'unità. Costringe la DRC gerarchica a considerare la cella e il suo ambiente di chiamata insieme.

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A tale riguardo, vengono proposte le seguenti misure:

(1) L'unità di trasformazione del grafico di errore a livello di chip, rimuovere la grafica circostante circostante, ancora battuto DRC, a causa di grafica difettosa e grafica correlata è molto piccola rispetto al numero di sparsi per il livello di chip di grafica totale, quindi l'elaborazione velocità rispetto a quella del DRC. Il risultato finale è quello di eliminare i risultati errati di DRC.

(2) Nel chip, dove appare l'unità per la prima volta, l'unità viene inserita in un set di grafica DRC originariamente utilizzata per un controllo di dispersione e le chiamate successive vengono sottratte. Rompere l'intero layout di questo layout per DRC, come illustrato nella Figura 4. Questa è in realtà una variante del DRC gerarchico, che consente di elaborare tutte le unità a livello di chip e di scavare parti ripetitive per ridurre il carico di lavoro di DRC. Allo stesso tempo, controlla l'ambiente circostante del chip a livello di chip. Questo metodo è adatto per gestire le regole di layout e le sovrapposizioni regolari.

(3) Nel layout attuale, a causa della grafica incompleta in quasi tutte le unità attorno all'unità nell'unità e della grafica astratta astratta, sarà nell'unità ogni volta quando si chiama l'ambiente circostante con ispezione, quindi, può essere effettuato in un controllo piatto su ogni unità di insiemi di figure DRC, che non coinvolgono l'unità che è l'unità di astrazione all'interno della grafica circostante del DRC saranno innalzati nell'unità, può ridurre il falso errore generato, ma ha bisogno di strumenti di calcolo grafico e strumenti DRC può sparpagliare da dove il riconoscimento del modello.

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(B) Ogni unità nel layout grafico DRC a livello di chip, come la parte ombra del diagramma, di cui B-1, C-1, D-1 sono la prima apparizione delle unità B, C, D.

Figura 4 un layout grafico a livello di chip DRC gerarchico per una varietà di varietà


I metodi precedenti hanno i loro limiti. Se combiniamo il metodo dell'albero di layout invertito mostrato in Figura 5, integriamo (2) e (3) in due modi, teniamo conto dei vari fattori ambientali dei chip a livello di chip ed eseguiamo il DRC gerarchico, che può risolvere meglio lo pseudo errore problema. L'albero del layout invertito registra la relazione di chiamata dell'unità a tutti i livelli e può essere utilizzata per trovare l'ambiente di chiamata dell'unità. Ad esempio, per il layout di layout della figura 5 (a), l'albero di layout invertito dell'unità D, ad esempio 5 (b). Mostra che l'unità D è chiamata due volte in B e 3 volte in C. Nel chip A, la cella D viene chiamata direttamente da A per 3 volte, come unità secondaria di B e C, ed è indirettamente chiamata da A per 7 volte . Pertanto, a livello A, 10 unità D appaiono sull'intero chip. Al fine di eliminare il falso errore causato da una grafica incompleta, l'unità dovrebbe essere presa in considerazione a livello di chip insieme al suo ambiente. L'utilizzo di DRC gerarchico può migliorare l'efficienza, principalmente in base all'ambiente di chiamata a più unità nel layout di progettazione gerarchico. Ad esempio, sebbene l'unità D sia chiamata 10 volte nel chip A, solo due casi adiacenti nella scala di controllo DRC sono adiacenti a D o adiacenti a E. Pertanto, solo queste due condizioni dovrebbero essere esaminate come l'ambiente del D.

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(l'unità D è invocata come subunità di B1 e B2 .Come viene invocata una subunità di C, C1, C2 e C3; A8, A9 e B vengono chiamati direttamente come unità secondarie A, perché vengono invocati indirettamente chiamando e chiamare).


L'errore dell'unità in vari ambienti deve essere inserito nel set di errori dell'unità, ovvero l'errore DRC riportato da ciascuna unità deve essere il risultato dell'operazione di intersezione impostata. L'albero invertito è facile da ottenere risultati errati nelle unità più adatte, in modo tale che il risultato della classificazione sia ottenuto in modo da facilitarne la modifica. Ad esempio, nella Figura 5 (b), gli errori di D in tutte le invocazioni a livello di chip devono essere riportati in D. Gli errori verificati solo in A1, A2, A3 e A4 sono riportati nell'unità B. L'errore si è verificato solo in A3 è riportato in un'unità.