Casa > notizia > Contenuto
Categorie di prodotti

Contattaci

Aggiungi: Block 5, Fuqiang Technology Park, Zhugushi Road, Wulian, Longgang 518116

Mob: + 86-13510459036

E-mail: info@panadisplay.com

Design del layout per circuito analogico CMOS
Jan 20, 2018

La realizzazione del moderno sistema di tecnologia CMOS è sempre più complicata, il lavoro è sempre più veloce e la tensione di lavoro è sempre più bassa, mentre la riduzione delle dimensioni del dispositivo consente di risparmiare area del chip, ridurre il consumo energetico, migliorare la velocità intrinseca, ma diversi il crosstalk e la progettazione del layout del non ideale, limita fortemente la velocità e la precisione del sistema, quindi il layout design è un aspetto importante del design del circuito analogico dell'unità circuitale analogica, ci sono due principi: per minimizzare l'area del chip e influenzare i componenti parassiti su le prestazioni del circuito sono scese al livello più basso in questa carta principalmente introduce transistor analogici e layout circuitale interdigitale di simmetria. Una breve descrizione dell'attuazione del layout del resistore e del condensatore e realizzare l'interconnessione.


1 circuito unità CMOS con metodo di piegatura

Ci sono resistenza parassita e capacità nel circuito MOS reale. Questo tipo di parametro parassita è determinato principalmente dalla forma del cancello. Poiché l'area del gate è determinata dal design del circuito, è impossibile impostare l'unità di layout per ridurre la capacità del gate del dispositivo, ma possiamo ridurre alcune altre capacità parassite regolando la forma impostata del dispositivo, come Capacità di giunzione PN. Per circuiti analogici integrati, a causa della grande influenza delle dimensioni della prestazione dinamica del condensatore del nodo del circuito, la struttura a transistor parallelo, il tubo MOS nello stesso rapporto lunghezza larghezza, adotta una struttura di comune regione di source e drain, notevolmente ridotto il area totale delle regioni di source e drain, riducendo così la capacità del nodo allo stesso tempo. Sorgente del dispositivo MOS di riduzione e condensatore di giunzione PN di drenaggio, per migliorare le caratteristiche dinamiche del circuito.

1.png


Secondo l'esperienza, usando un tubo MOS a porta piegata, la larghezza di ciascun transistor dito dovrebbe essere scelta per assicurare che la resistenza di gate del transistor sia inferiore al reciproco della sua transconduttanza. Nelle applicazioni a basso rumore, la resistenza del gate dovrebbe essere 1 / gm, da 1/5 a 1/10, e il numero di tubi MOS paralleli è anche il numero di interdigit, che è determinato dalla larghezza del canale W del dispositivo e dal canale larghezza del tubo MOS di piccole dimensioni corrispondente a ciascun interdigitale. Oltre a considerare l'ottimizzazione delle prestazioni del singolo dispositivo, il rapporto di aspetto del tubo MOS di piccole dimensioni deve considerare anche l'area occupata da tutti i dispositivi paralleli, i requisiti di layout del layout e l'influenza della dispersione del processo.


Quando viene adottata la struttura interdigitale, il diverso indice delle forcelle ha un'influenza diversa sulle prestazioni del circuito. Le seguenti 3 dita interdigitate e 4 strutture di dispositivi interdigitati sono prese come esempi per illustrare le somiglianze e le differenze tra gli interdigetti dispari e pari. Come mostrato in Figura 2.

2.png


La struttura dispari del dispositivo numerato è uguale nell'area dell'area di fuga della sorgente, cioè la stessa capacità di source e il condensatore di drain. Per la struttura del dispositivo di un dito con numero pari, il numero di regioni di perdita di origine non è uguale e la differenza tra i due è una regione attiva. Pertanto, l'area totale della sorgente e del drenaggio è diversa, quindi anche la capacità corrispondente è diversa. Quando si progetta il layout, è necessario considerare quale polo è sensibile alla capacità e quindi ridurre l'area del polo corrispondente. Più piccola è l'area, minore è la capacità.


Dall'analisi di cui sopra, nella progettazione del transistor interdigitale, dovrebbe essere adottato il più lontano possibile un metodo interdigitale dispari su un transistor in una pluralità di transistor a dita parallele, sebbene abbia i vantaggi di ridurre la resistenza di gate, ma aumenta significativamente la capacità intorno alla regione di origine e di scarico. Per i numeri dispari di piegatura (l'indice della forcella è N), la capacità circumjacent dell'area di scarico della sorgente:

3.png

E è la lunghezza dell'area di perdita, la W è la variabile di larghezza e Cjsw è la capacità della parete laterale della lunghezza dell'unità.


Si trova dalla forma superiore: se la W del tubo MOS è certa, per ridurre la capacità Cp attorno all'area di fuga della fonte, N ed E devono essere molto inferiori al valore W. Ma in pratica, a volte questo principio sarà in contraddizione con la riduzione del rapporto di rumore di gate, e il metodo corrispondente dovrebbe essere adottato in base all'applicazione pratica.


2 Errore e mancata corrispondenza del tubo MOS

Le proprietà elettriche dei dispositivi identici non sono esattamente le stesse dopo il completamento del processo e le proprietà del materiale e gli effetti parassiti. Pertanto, i singoli dispositivi e il design del layout, il dispositivo deve essere pienamente preso in considerazione il problema di disallineamento e errore, attraverso la progettazione del layout per evitare o ridurre l'errore di disallineamento e figura 3 (a) nella coppia differenziale come un esempio, figura 3 (b) due MOS con diversa direzione del tubo, facilitando con l'impianto ionico la distorsione geometrica anisotropa causata dalla mancata corrispondenza. Il layout mostrato nella Figura 3 (d) è una struttura di origine comune. Quando c'è ombra generata dall'angolo di iniezione, una si trova nell'area di scarico e l'altra si trova nell'area di origine, il che rende i due tubi MOS non corrispondenti. La figura 3 (c) è una buona simmetria.

4.png

Nel layout attuale, un tubo virtuale viene solitamente aggiunto su entrambi i lati con la figura 3 (d) per migliorare la simmetria come mostrato nella Figura 4.

5.png

È importante nella direzione della linea nella simulazione del circuito CMOS, come mostrato nella Figura 5 (a) mostra, c'è una linea metallica libera attraverso il lato M1, che ridurrà la simmetria, causando un maggiore disallineamento tra M1 e M2 , al fine di ridurre l'influenza dell'ambiente, essere vicino alla simmetria M2 posizionare uno stesso filo (o sospeso), come mostrato nella Figura 5 (b) al fine di evitare l'effetto di disaccoppiamento del tubo MOS nella stessa direzione, come mostrato in Figura 6, può prendere il principio complementare trasversale, ogni tubo MOS e tubo MOS in un numero pari, quindi incrociato, la realizzazione di "layout concentrico". Ciò consente una corrispondenza tra M1 e M2. Ma considerando il fattore principale, il cablaggio sarà più complesso e la difficoltà di simmetria del cablaggio sarà maggiore. Pertanto, solo nella porta di ingresso dell'amplificatore operazionale ad alta precisione verrà adottata questa forma.

6.png

7.png


3 Corrispondenza di resistenza e adattamento di capacità

Il grado di corrispondenza della resistenza policristallina è una funzione della dimensione geometrica. La maggior parte delle regole per il layout del dispositivo MOS sono applicabili anche alla resistenza. La resistenza di lunghe e larghe proporzioni strettamente definite deve essere composta dalla stessa resistenza unitaria in serie o in parallelo (con la stessa direzione). Quando si progetta una struttura con resistenza proporzionale, le caratteristiche elettriche del circuito sono principalmente correlate all'accuratezza proporzionale, ma ha una relazione di funzione debole con l'accuratezza del valore assoluto di un singolo resistore. Nella progettazione del layout, questi resistori proporzionali spesso utilizzano la struttura di connessione a matrice per ridurre l'errore di proporzione.


Per circuiti di alta precisione, il layout del condensatore deve seguire i principi di cui sopra per transistor e resistori. L'errore di capacità deriva principalmente dall'errore dell'area e dallo spessore dello strato dielettrico. Quindi è simile alla resistenza proporzionale. Quando ogni piccola capacità viene prodotta dall'errore di processo, la proporzione della capacità può rimanere invariata.


4 Progettazione del cablaggio di eliminazione dell'accoppiamento

La capacità tra le linee di segnale può formare un effetto di accoppiamento. I seguenti due casi hanno la formazione di capacità:

(1) le due linee di segnale si sovrappongono in diversi strati per formare condensatori sovrapposti.

(2) le due linee di segnale sono parallele allo stesso strato, formando una capacità parallela.

È possibile ridurre la capacità di sovrapposizione e la capacità parallela riducendo l'area di sovrapposizione e la lunghezza parallela tra i conduttori e collegare un conduttore con potenziale collegato a terra o fisso tra due conduttori paralleli per schermare la diafonia tra di essi.


L'effetto di resistenza della linea elettrica causa anche l'accoppiamento, rendendo instabile la tensione e formando il rumore, e la linea di potenza può essere accorciata o allargata per ridurre la resistenza.