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Layout Design di layout IC
Dec 29, 2017

1. Corrispondenza corretta dell'unità

La configurazione dell'unità di solito si riferisce al posizionamento e alla direzione del gate e agli elementi del livello del transistor. Include la determinazione della forma specifica dell'unità e la selezione dell'azimut dell'unità. Per MOSIC, non ha senso valutare le prestazioni di una singola unità in modo indipendente. Dobbiamo analizzare se la configurazione di ogni cella è adatta da tutto il punto di vista, in modo da ridurre l'area occupata effettiva di ciascun circuito. La pratica di produzione mostra che quando l'area del chip è ridotta del 10%, ogni pezzo rotondo è sul wafer.

La percentuale di prodotto principale può essere aumentata del 15% ~ 20%. Al fine di ridurre l'area del chip, dovrebbe essere utilizzato in parallelo o circuito di gate, meno la forma del gate NAND del circuito in serie. Nella struttura grafica, il pettine o la forma a ferro di cavallo del condotto a campata larga è migliore, l'area del chip è piccola e il modello a striscia dovrebbe essere usato per il catetere a campata piccola. Per un tubo di carico utilizzato come un grande resistore, la lunghezza e la larghezza del canale possono essere opportunamente rilassate.


2. Il cablaggio dovrebbe essere appropriato

Il cablaggio si basa sulla connessione del circuito per collegare le unità e i corrispondenti punti di saldatura con i fili. Con il miglioramento dell'integrazione, il cablaggio all'interno del chip è sempre più complesso. L'area totale occupata dal circuito è solitamente più volte l'area totale del chip. Pertanto, la costante di tempo RC del cablaggio sarà il principale fattore di limitazione della velocità di lavoro del circuito. Nella porta MOSIC del silicio, il cablaggio principale è il filo metallico e la linea in silicio policristallino, quindi è spesso usato come un tipo di filo.

Cablaggio in direzione orizzontale e cablaggio nell'altro come direzione verticale. La Figura 3 è uno schizzo del cablaggio del circuito MOS. I cavi a lunga distanza, il polisilicio e le regioni di diffusione sono generalmente utilizzati solo per collegamenti a breve distanza. Al fine di ridurre la capacità parassita, la lunghezza del polisilicio sotto il film metallico è il più breve possibile quando il polisilicio passa attraverso il filo. Per ridurre la lunghezza del cablaggio, soprattutto per ridurre la lunghezza del cavo, è un segno importante dell'idoneità del cablaggio. Affinché tali cablaggi evitino la diafonia reciproca, assicurarsi di evitare di camminare e di non essere affidabili e paralleli.

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La linea elettrica e la linea di terra sono i due che coinvolgono quasi l'intera posizione globale di ogni chip lead, le loro proprietà elettriche e i risultati del routing di sicurezza avranno un impatto diretto sul chip, solitamente fatto di filo metallico, film di siliciuro metallico utilizzato nella tecnologia submicronica profonda, VLSI La progettazione del layout nella progettazione di linee elettriche è molto importante, sono i cavi di collegamento più complessi. Poiché la corrente dell'intero chip passa attraverso il filo conduttore del cavo di alimentazione, se il metallo viene introdotto.

Linea design troppo ampia, occuperà una vasta area del chip, se il filo metallico è troppo stretto, la caduta di tensione aumenta la resistenza del cavo in modo da influenzare il normale funzionamento del circuito, i tassi di elettromigrazione possono portare a guasti prematuri del filo di alimentazione ; mentre altri li portano con lo stesso chip, un transistor al layout locale che, nel circuito di protezione in ingresso e nei pad di uscita intorno al circuito di pilotaggio, ne hanno bisogno. Di solito è richiesto che la larghezza del filo di terra dell'alimentatore sia molto maggiore della larghezza della linea del segnale. Per soddisfare i requisiti di prestazione elettrica, l'alimentazione e la rete di messa a terra devono essere posizionate sullo stesso strato di metallo il più possibile. Il cablaggio sullo strato di metallo a strato singolo deve soddisfare il requisito che non vi sia alcun requisito per il piano trasversale.

La figura 4 fornisce un cablaggio con chip di rete della linea elettrica e il filo di terra.

3.png

3. Verifica del layout IC

L'editor di layout IC di solito utilizza la progettazione gerarchica, a tutti i livelli, in genere è richiesto per verificare il layout, prima semplice e successivamente complesso, prima a basso livello e quindi ad alto livello. La convalida del layout IC include:

1. controllo della regola di dimensione geometrica (DRC);

2. controllo delle regole elettriche (ERC);

3. Estrazione di componenti e loro connessioni (NE);

4. il controllo di coerenza del layout e dello schema elettrico del circuito (LVS).

Il solito ordine di convalida è: DRC a ERC a NE a LVS. Modulo di modifica della mappa e modulo di verifica del layout nove giorni Il sistema EDA è interattivo, può DRC, nell'ambiente ZeniLE chiamato modulo di verifica ZeniVERI ERC, esame online NE, l'operazione specifica è: in ZLE, aprire il menu Verify-Layout Verfication input, compilato DRC, ERC e NE per verificare il file di comando. In

Verifica del layout di riga e quindi attraverso il modulo di errore di visualizzazione, possiamo vedere alcuni errori DRC ed ERC nel layout corrente. Questi errori possono essere visualizzati nel testo o nell'editor grafico. Quando l'intero layout è finito, dopo aver controllato correttamente il DRC e l'ERC, dobbiamo verificare la coerenza del layout e dello schema elettrico e confrontare il diagramma di rete dello schema elettrico con la netlist del layout. La convalida LVS può essere eseguita sia nella finestra di dialogo LVS sia nella riga di comando.


4. Progettazione del layout del chip MCA0133

MCA0133 è un chip rivelatore senza contatto, il disegno del diagramma del principio del circuito integrato, utilizzando il cancello in alluminio 3um CMOS Wuxi Shanghua Microelectronics Manufacturing Co. Ltd. un ben P regole di progettazione del processo, seguono il layout, la configurazione dell'unità ei requisiti di cablaggio per la progettazione del layout personalizzato completo in nove giorni nel sistema EDA e nella verifica DRC ERC, NE e VLS, la figura 5 mostra il layout del chip, l'area del chip è di 1,35 mm x 1,53 mm.

4.jpg

Lo sviluppo del sistema di progettazione e gestione dei processi di filatura basato sulla tecnologia C ++ è una strategia avanzata che garantisce sicurezza, stabilità, affidabilità e riservatezza dei dati del sistema. Riflette l'ultima tendenza tecnologica ed è adatto per lo sviluppo tecnologico futuro. Nello sviluppo, al fine di garantire la sicurezza dei dati del sistema, la connessione tra il database e l'altro dovrebbe essere controllata dal codice del programma del modulo, in modo da evitare il fallimento della modifica manuale dell'utente, che si traduce nell'errore della relazione logica stabilita dal sistema. Come un importante modulo del sistema di progettazione e gestione del processo di filatura, lo sviluppo del modulo di costruzione degli ingranaggi dovrebbe essere realizzato.

(1) fornire un'interfaccia operativa per visualizzare, registrare dati umani e generare tabelle di dati

(2) analizzando automaticamente la stringa di formula per l'utente.

(3) il contenitore della struttura dati viene utilizzato per salvare le specifiche dell'ingranaggio smontato.

(4) calcolo combinato della corrispondenza degli attrezzi.