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Studio della metodologia LVS per la verificazione fisica del layout
Jan 25, 2018

La verifica fisica è l'ultimo anello nella progettazione di IC, ed è l'interfaccia tra la progettazione del circuito e la progettazione del processo. Pertanto, è particolarmente importante per i progettisti verificare gli errori nel layout e il sistema di verifica del layout fornito da Cadence ha Dracula Diva. Diva è incorporata nella struttura principale di Cadence ed è più comoda da usare, ma la funzione è leggermente inferiore a quella di Dracula. Sistema di verifica del layout di Dracula indipendente, può essere DRC (Controllo regole di de-segno), ERC (controllo regole Electric rical), LVS (Layout Versus Schematic), LPE (Layout Parameter Ex -tract ion) e una serie di verifiche, il suo funzionamento velocità, potente funzione, in grado di verificare ed estrarre un circuito più grande.


1 processo di lavoro LVS e principio

(1) La tabella di rete compilata con LOGLVS deve prima utilizzare LOGLVS per convertire la tabella di rete dello schema in una tabella di rete a livello di transistor. L OGLVS può essere convertito in una varietà di formati, come Verilog, EDIF, TEGAS5, SICE e così via. Poiché le prime tre tabelle di rete logica non contengono descrizioni a livello di transistor delle unità logiche di base, è necessario fornire un file di descrizione del circuito a livello transistor CDL di unità logiche di base per generare l'intera logica.

Il tavolo a livello transistor LVSLOGIC. DAT del circuito. Nel processo di conversione, L OGLVS compila il file netting logico, espande il modulo e integra la descrizione del livello transistor dell'unità logica di base con la tabella di rete logica. Per la tabella di rete SPICE a livello transistor, il processo di conversione è relativamente semplice.

1.png

(2) Creazione e compilazione di un file regolare (file delle regole)

Un file di regole è un file di testo che contiene comandi Dracula creati dagli utenti. Questi comandi specificano l'operazione di verifica utilizzata nella progettazione, quindi la compilazione di file regolari è molto importante. Il file delle regole consiste principalmente di tre parti, come il blocco Descrizione blocco descrizione, il blocco di definizione del livello Blocco del livello di input, il blocco del comando Operat ion block e così via.


① Blocco di descrizione

Questa parte definisce su quale piattaforma viene eseguito Dracula e contiene alcune informazioni sul circuito che verrà verificato, come la modalità di esecuzione, il nome del modulo del circuito, il nome e il formato del file di input / output, ecc. Quando LVS è convalidato, il comando SCHEMATIC è essenziale e viene utilizzato per specificare il file della tabella di rete a livello transistor LVSLOGIC. DAT generato dalla conversione LOGLVS. Quello che segue è un esempio di un blocco di descrizione:


* DESCRI Ption

PRIMARY = TOP; per verificare il nome del modulo

PROGRAM-DIR = ; Verifica del percorso dello strumento

SYSTEM = GDS2; Formatta il formato dei dati

INDI SK = in alto. gds; File di dati di layout

RISOLUZIONE = 0. 01MIC; Risoluzione del layout

PRINTFILE = 1vs; Definire il nome del file di stampa

MODE = EXEC NO; Definizione della modalità operativa

SCHEMATIC = L VSLOGIC; Tabelle della rete di circuiti generate da LOGLVS

TESTO-SOLO SOLO = SÌ; Utilizzare il tag della scoperta del livello superiore come nome del nodo

*FINE


② Blocco strato di input

Questa parte viene utilizzata per collegare il numero o il nome del layout con il nome del livello Dracula e, allo stesso tempo, stabilire altre informazioni su Dracula richieste dal livello. Quando usiamo questi livelli nel blocco comandi operazione, possiamo usare il nome del livello. Quello che segue è un esempio del blocco di definizione del livello e la definizione specifica del livello descritto nel blocco è mostrata nella Figura 2.


* INPUT -LAYER

NW = 1; Definizione di N well

PN = 2; Definizione della regione attiva

POLY = 3 TEXT3 ATTACH POLY; Strato di silicio policristallino

MET = 4 TEXT4 ATTACH MET; Definire lo strato di metallo

NPLU = 5; Definisci N +

PPLU = 6; Definisci P +

CONT = 8; Definizione dei fori di contatto

SUBSTR ATE = SUB 100; Definire il substrato

CONNECT -LAY = PSUB NSUB NWELL PDIFF NDIFF POLYMET; Definire il livello di contatto e la priorità (dal basso verso l'alto)

*FINE


③ Blocco operativo

Questa parte si basa principalmente sull'operazione logica del livello definito, ad esempio AND, OR, NOR e così via per identificare i dispositivi. Inoltre, definiamo l'operazione da eseguire e contrassegniamo gli errori che appaiono, che devono includere il comando LVSCHK, che specifica Dracula per eseguire l'operazione di verifica LVS, piuttosto che altre operazioni come LPE.


In questo blocco, un comando "ELEMENT MOS" viene utilizzato per definire un gate in alluminio o un dispositivo MOS a gate in silicio. Il formato del comando è: ELEMENT MOS

2.png

* FUNZIONAMENTO

NON SUB NW PSUB

NON PPLU NPLU PPLUS

E PN PPLUS PPN

SELEZIONA NW CUT RESI NWRES

AND POLY PPN PGATE

NON PP N PGATE PDIFF

DIMENSIONE NW DI 3. 5 NSUB

ELEMENT MOS [P] PGATE POLY PDIFF NSUB

LVSCHK [SFR] PRINTLINE = 3000 WEFFECT = 0

WPERCENT = 0 LPERCENT = 0 RESVAL = 5 CAPVAL

= 5; Comando di verifica LVS

*FINE


Inoltre, NMOS, resistori, condensatori e altri dispositivi con le definizioni di PMOS in questo esempio è simile a.

Dopo aver creato il file di regole, può essere compilato con lo strumento di preelaborazione PDRACULA. Innanzitutto, controlla le regole della grammatica nel documento, attraverso il retro dei file delle regole e salva i risultati per il file eseguibile jxrun. com o jxsub. Com, il tipo]} la yer-a layer- B {[LA yer-c {layer-d} Type, che indicava il tipo di dispositivi MOS, come CMOS nel tipo di diapositiva superiore [P] per [N ], tipo di drop tube. Livello-A è il livello del dispositivo. Per il tubo MOS a gate di silicio, lo strato di canale viene solitamente definito dalla sovrapposizione del polisilicio e dello strato di diffusione. La yer -b è uno strato di contatto di gate lead, al tubo MOS a gate di silicio, che è polisilicio. Strato di contatto di source / drain Layer-c sulla porta di silicio MOS, la definizione dello strato può essere rimossa nello strato di diffusione del funzionamento della regione del canale. La yer-d viene utilizzata per definire il livello di contatto del substrato. Vengono mostrati i seguenti esempi di come utilizzare il livello per identificare il tubo PMOS, come mostrato nella Figura 3, come mostrato nel layout di PMOS.

3.png


Il file eseguibile contiene il comando per inviare l'attività Dracula.

Le librerie utilizzate durante l'operazione di convalida devono trovarsi nella directory di esecuzione corrente o dal percorso specificato nella directory corrente. Se la libreria non si trova nella directory di esecuzione corrente, un collegamento dalla libreria alla directory in esecuzione viene creato da Pdracula e aggiunto al file eseguibile.


(3) Esegui LVS

Esegui il file eseguibile per la convalida LVS.

Nel processo di funzionamento LVS, prima convertiamo i dati dello schema circuitale e il layout in un modello di circuito di confronto semplice, e quindi tracciamo i due modelli di circuito con i nodi di input e output come nodi di partenza. Il punto iniziale del nodo corrispondente iniziale come punto di partenza per l'operazione di tracciamento LVS può essere fornito dal progettista. Quando i nodi di un layout sono esattamente uguali a quelli dei nodi conformi nello schema, vengono utilizzati come coppie di coppie di nodi corrispondenti iniziali. Un nodo qualificato può essere un nodo di alimentazione, un nodo di terra, un nodo di input / output di livello superiore o un nodo interno (a seconda del formato di tabella di rete del diagramma schematico). LVS seleziona tutti i nodi di potenza, i nodi di massa, i nodi di clock e almeno un altro tipo di nodo come set minimo di nodi corrispondenti iniziali. Poiché il programma utilizza questi nodi corrispondenti iniziali per le operazioni di tracciamento, maggiore è il numero di nodi corrispondenti iniziali, più efficiente sarà il tracciamento. Tuttavia, LVS non controlla se la coppia di nodi corrispondente iniziale è realmente abbinata. Se la coppia di nodi corrispondente iniziale ha errori, viene utilizzata come benchmark e l'operazione di tracciamento verrà fuorviata. Poiché l'aggiunta manuale di tag al database di layout è più soggetta a errori, è necessario fornire il numero minimo di coppie di nodi corrispondenti iniziali sufficienti per un'efficace ispezione. Quindi, dovrebbero essere utilizzati tutti i pin come nodo iniziale corrispondente, inoltre, includendo anche il nodo del segnale e molti nodi importanti collegati al modulo o nodo del circuito altamente parallelo (come il bus), più importante è assicurarsi che il lo stesso tag name sul territorio di ciascun nodo e il diagramma di principio logico corrispondente a questo è possibile determinare il nodo iniziale da correggere. Se Dracula non trova il nodo corrispondente iniziale, troverà la funzione di corrispondenza automatica per il tracciamento. Dracula utilizza il metodo euristico per iniziare dalla coppia di nodi corrispondente iniziale e traccia gradualmente la tabella di rete di layout espansa e la tabella di rete del grafico principale. Il primo è il circuito I / O, quindi tiene traccia dei percorsi che richiedono il minor backtracking. All'inizio, LVS pensava che tutte le corrispondenti coppie di nodi fossero abbinate. Ogni volta che l'oggetto corrispondente veniva trovato tra il layout e il diagramma schematico e la condizione corrispondente era unica, riconosceva l'oggetto come nodo o modulo corrispondente. Quando tutti i nodi e i moduli sono abbinati o vengono trovati tutti i punti di disambiguazione (il punto di differenza, il punto di discrepanza), l'LVS interrompe il tracciamento. Vale a dire, è sbagliato decidere il posizionamento del punto di biforcazione e il punto chiave per spiegare l'errore, ma non l'unità o il modulo corrispondente, a causa di un punto di biforcazione potrebbe causare il nodo o il modulo non corrisponde a una serie di istruzioni per il Punto di biforcazione LVS e rapporti del modulo nodo con o senza corrispondenza relativa al punto di biforcazione specifico. Con esso, quindi, non corrisponde al numero di nodi o il modulo può essere diverso dal numero del punto di biforcazione.



(4) Uscita segnalazione errori

Dopo il confronto LVS, Dracula crea un file di report che contiene tutte le informazioni sulle differenze. Il report contiene il nodo corrispondente di informazioni, schemi e layout di ogni abbinamento e nessun numero di dispositivo corrispondente, elenco di informazioni sulle differenze (incluso nome nodo e informazioni correlate e dispositivo) e schema circuitale e layout tra loro non c'è corrispondenza tra il nome della lista dei dispositivi.


In base ai suggerimenti del rapporto errori, i passaggi per modificare il layout sono:


(a) Rendere il layout e il pin I / O della mappa del circuito uno per uno.

(b) Per garantire che il numero di dispositivi sia coerente con il layout dello schema elettrico, è molto importante trovare la posizione dei punti di biforcazione e apportare le modifiche appropriate in base alle informazioni sulla differenza nel report.

(c) aggiornare GDS II, compilare i file delle regole e verificare LVS;

(d) Ripetere le operazioni (b) e (c) finché il layout non è esattamente lo stesso dello schema elettrico.


Di seguito è riportato un elenco di errori di differenza di informazioni nell'esempio del report, l'elenco del diagramma di principio circuitale delle informazioni, il diritto per le informazioni di layout, sono stati elencati due punti di differenza, le informazioni sulla prima differenza di informazioni per i nodi di tracciamento non corrispondono quelli della 4, seconda informazione di differenza per tracciare il nodo 8 il risultato, secondo le informazioni, disegnare il diagramma di connessione e il layout come mostrato in Figura 4, attraverso l'analisi delle due diverse informazioni che descrivono lo stesso errore, basta seguire da differenti nodi, il suo scopo è quello di aiutare i progettisti a trovare facilmente l'errore chiave, quindi nell'analisi degli errori si noti che il nodo non è elencato nel report sono errati, ma questi nodi sono associati a una biforcazione specifica, il progettista attraverso l'analisi delle informazioni rilevanti del nodo non sarà difficile trovare un punto di biforcazione.

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Nel processo di progettazione IC, utilizzando gli strumenti di verifica di LVS Dracula, è possibile completare in modo rapido e accurato la verifica della coerenza del layout e il diagramma principale dello strumento può essere separato in due diverse rappresentazioni di qualsiasi progetto e creare un report chiaro per ulteriori analisi, completamento del layout cambia in buoni designer, riduce il processo di progettazione viene ripetuto, e quindi riduce significativamente i costi di progettazione, migliorare l'affidabilità del design.